铠侠（Kioxia）近日对外公布了一项全新的高性能晶体管技术，可望为高密度、低功耗的 3D DRAM 打开大门。相关成果已在 12 月 10 日于美国旧金山举行的国际电子器件会议（IEDM）上发表。铠侠表示，这项技术未来有望应用在包括人工智能服务器、边缘与物联网设备在内的多种领域。

在 AI 算力持续攀升的背景下，市场对更大容量、更低功耗的 DRAM 需求日益迫切。然而，传统 DRAM 工艺正逼近物理极限，如何在有限空间内继续提升容量，成为产业界和学术界共同面临的难题。以往常见的做法是采用单晶硅作为晶体管沟道材料，但这种方案不仅制造成本偏高，还会在刷新存储单元时带来更高的能耗。

在去年的 IEDM 上，铠侠曾首次对外介绍采用氧化物半导体沟道的 DRAM 技术（OCTRAM：使用氧化物半导体制成沟道的晶体管）。今年，铠侠进一步展示了可实现高度集成的晶体管新结构，并成功验证了 OCTRAM 器件的三维堆叠能力，完成了 8 层堆叠晶体管的运作测试。

这项方案的核心，是在既有成熟工艺的基础上，将硅氧化物与硅氮化物等薄膜进行多层堆叠，并在关键区域引入 InGaZnO 等氧化物半导体材料，用以取代传统氮化硅区域。通过这种方式，可以在垂直方向与水平方向上同时实现晶体管的多层堆叠。此外，铠侠还开发了一套可调节垂直间距的工艺，使器件在保持可靠性的同时，进一步压缩结构尺寸，为未来大规模堆叠的存储单元提供了可能。

在电性表现方面，这类器件在维持较高导通电流（>30 μA）的同时，展现出极低的漏电流特性，静态漏电可低至 1 aA（10^-18 A）量级。如此低的漏电水平，意味着器件在保持数据与周期性刷新时的功耗都有机会进一步降低。铠侠目前已经完成了包含 8 层水平堆叠晶体管结构的试作，各层晶体管均通过了基本的功能验证。公司方面表示，将继续推进相关研发，以加速其向实际存储产品的导入。

在闪存领域，铠侠今年 8 月也对外展示了一款容量达到 5TB 的超高速 HBF 原型产品。与闪迪此前提出的 HBF 堆叠闪存实现路径不同，铠侠这款面向边缘服务器场景的高速闪存驱动器，采用的是类似“珠链”的串联结构：多个闪存颗粒以串联方式构成一条“链”，再与控制器一同串联接入到每一块存储板上，而并非采用传统的总线型连接架构。同时，该原型产品配备了 PCIe 6 接口，以满足高带宽、低时延的数据访问需求。

综合来看，无论是面向未来 3D DRAM 的氧化物半导体堆叠技术，还是针对边缘与高性能应用的 HBF 原型方案，都反映出铠侠正尝试从器件结构、连接架构与系统带宽等多维度入手，为下一代存储产品寻找新的增长空间。