3.5D XDSiP落地：博通领跑，先进封装重构AI算力格局
当前，全球AI算力需求正以指数级速度爆发，传统摩尔定律的演进节奏逐渐放缓，晶体管尺寸缩小带来的性能提升边际效益持续递减。在这样的行业背景下，先进封装技术不再是芯片制造的辅助环节，已然成为突破算力瓶颈、延续性能提升曲线的关键支撑。就在近期，全球半导体解决方案龙头博通（Broadcom）正式宣布，已启动向客户交付业界首款基于其3.5D超大尺寸系统级封装（XDSiP）平台打造的2纳米定制计算SoC。这一里程碑式的交付，不仅标志着博通在先进封装领域的技术落地，更意味着3.5D封装时代的加速到来，为后摩尔时代的AI算力突破注入新动能。
重新定义封装维度：解析3.5D XDSiP的核心价值
谈及先进封装，行业内最成熟的技术路径主要包括2.5D集成与3D集成两大类，二者各有优势，也均存在难以突破的技术瓶颈，而博通推出的3.5D XDSiP技术，正是针对性解决这些痛点的创新方案。
其中，2.5D封装以CoWoS技术为代表，其核心逻辑是通过硅中介层将多颗芯片进行并排连接，这种方式有效提升了芯片间的带宽，实现了高速互连，在当前中高端AI芯片中应用广泛。但受限于硅中介层的面积上限和布线长度，这类封装方案在信号延迟控制和功耗优化上始终面临瓶颈，难以满足超大算力场景的极致需求。
而3D封装（涵盖3D同质集成与3D异质集成）则另辟蹊径，通过微凸块或混合键合等技术，实现多颗芯片的垂直堆叠，大幅缩短了芯片间的互连距离，在带宽和延迟表现上有了显著提升。但这种垂直堆叠的方式，也带来了新的难题——散热效率不足、产品良率难以保障，尤其是在超大尺寸芯片集成场景中，工艺难度呈指数级增加，制约了其规模化应用。
图：盛合晶微SmartPoser®-3DIC-BP技术平台
尽管先进封装领域仍面临诸多工艺挑战，但它能为芯片性能带来的跃升有目共睹。正如国内封装领军企业盛合晶微在其招股书中所提及的，以三维芯片集成（2.5D/3DIC）为核心的芯粒多芯片集成封装，能够突破单芯片1倍光罩的尺寸限制，在2倍、3倍光罩甚至更大的尺寸范围内，实现数百亿乃至上千亿个晶体管的异构集成，为高算力芯片的研发提供了全新可能。
也正因为看到了先进封装的巨大潜力，以盛合晶微为代表的国内企业，正持续加大研发投入，聚焦核心技术攻坚，努力突破国外企业的技术壁垒，推动国产先进封装产业的崛起。而博通作为全球半导体行业的风向标，则率先跳出2.5D与3D封装的固有框架，推出3.5D XDSiP（eXtreme Dimension System in Package）技术，从架构层面实现了先进封装的维度突破。
据了解，3.5D XDSiP是一款创新的多维堆叠芯片平台，核心优势在于融合了2.5D封装的大面积互联能力与3D-IC垂直堆叠的高效性，实现了“取其精华、去其糟粕”。与传统3D堆叠普遍采用的“背对面”（Face-to-Back, F2B）或微凸块（Micro-bump）连接方式不同，博通创新性地采用了业界首创的面对面（Face-to-Face, F2F）3D混合铜键合技术，并基于该技术推出业内首款面对面3.5D XPU，助力消费级AI客户高效开发下一代定制加速器（XPU）及计算ASIC芯片，更好地适配AI算力爆发带来的多样化需求。
具体来看，博通3.5D XDSiP技术主要具备四大核心优势，全方位提升芯片性能与性价比：其一，互联密度大幅增强，与传统F2B技术相比，堆叠芯片间的信号密度提升了7倍，有效解决了多芯片集成的互连瓶颈；其二，能源效率显著优化，通过3D HCB技术替代平面芯片对芯片PHY，将芯片对芯片接口的功耗降低了10倍，契合当前AI芯片低功耗、高算力的核心需求；其三，延迟控制更具优势，最大限度缩短了3D堆栈中计算、内存与I/O组件之间的传输距离，进一步提升了芯片的响应速度；其四，封装尺寸更紧凑，通过优化中介器设计，在保证性能的同时，大幅缩小了封装体积，适配更多小型化、高密度的应用场景。
图：博通3.5D XDSiP技术平台
超大尺寸集成能力，是博通3.5D XDSiP平台的另一大亮点。该平台能够在单一封装内，集成超过6000平方毫米的3D堆叠硅片，同时支持多达12个HBM（高带宽内存）堆栈。结合行业公开数据来看，当前采用2.5D封装的最先进AI芯片，其集成能力上限仅为约2500平方毫米的硅面积和8颗HBM，这意味着博通的3.5D XDSiP技术，将芯片的集成密度与内存带宽容量提升了逾一倍，为大规模AI计算提供了强有力的硬件支撑。
图：博通3.5D XDSiP技术平台
群雄逐鹿先进封装：博通的百万颗销量预言
AI技术的爆发式发展，尤其是ChatGPT等多模态大模型的快速迭代，对芯片算力提出了前所未有的需求。据行业观察，这类大模型训练所需的算力每3-4个月就会翻一番，这一增速远超摩尔定律下芯片运算性能每18-24个月提升一倍的节奏，也倒逼半导体行业加快技术创新步伐。
业内人士普遍认为，当前高算力芯片的性能提升，已不再单纯依赖前端先进工艺的晶圆制造，更需要后端封装技术的创新突破，先进封装正成为芯片性能提升的“第二增长曲线”，为行业发展带来新的突破点。在此背景下，全球半导体巨头纷纷加码下一代封装技术布局，形成了群雄逐鹿的竞争格局。
台积电作为先进封装领域的先行者，正全力推进CoWoS-L与SoIC组合技术，据规划，其SoIC产能预计在今年年底扩增至2万片规模，同时持续优化CoWoS技术，以应对英伟达等核心客户的算力需求；英特尔则深耕Foveros封装技术体系，涵盖Foveros 2.5D、Foveros-R和Foveros Direct 3D等多个细分方向，凭借EMIB与Foveros的技术组合，争夺高端封装市场份额；三星则聚焦2.5D/3D封装领域，发力I-Cube系列技术，同时推进玻璃基板商用化，试图在先进封装赛道实现弯道超车。
相较于其他巨头，博通的布局更为迅速且务实——早在2024年底，便高调发布了3.5D XDSiP平台，经过近两年的技术打磨与测试，顺利完成了从“技术发布”到“商业交付”的闭环，成为业内首个实现3.5D封装技术商业化落地的企业之一。
从市场需求来看，生成式AI模型的大规模训练，离不开庞大的计算集群支撑，这类集群通常需要10万个以上的XPU，未来甚至可能增长至100万个。这些XPU对计算、内存和I/O能力的集成复杂度要求不断提升，既要满足极致的算力需求，也要最大限度降低功耗与成本。而随着大型语言模型的不断迭代，其训练过程对三维硅片堆叠的依赖度越来越高，这也为博通3.5D XDSiP技术的推广提供了广阔的市场空间。
博通方面介绍，其F2F 3.5D XPU集成了四个计算芯片、一个输入输出芯片和六个硬件模块，依托台积电的尖端工艺节点与2.5D CoWoS封装技术，实现了计算、内存和网络I/O的紧凑型独立扩展，能够高效支撑低功耗、大规模计算场景，为大规模人工智能应用提供了优化的SiP解决方案。
对于未来的市场表现，博通产品营销总裁Harish Bharadwaj信心十足，他公开透露：“博通预估2027年前将至少卖出100万颗基于3D堆叠技术的芯片。”事实上，博通的布局早已提前展开，早在2024年，公司就曾表示，已有五款采用3.5D XDSiP技术的产品处于研发阶段。此次交付的首款产品——富士通FUJITSU-MONAKA处理器，主要面向数据中心和超级计算等高端领域，标志着博通3.5D技术正式进入商业化应用阶段。
小结：先进封装引领AI算力架构跃迁
当前，半导体行业供应链正朝着多元化方向发展，在英伟达GPU供不应求的市场背景下，云巨头及终端企业对高性能芯片的需求愈发迫切。行业竞争的核心逻辑也在发生转变，芯片企业的核心竞争力，不再仅仅依赖于晶体管尺寸的缩小，“系统级协同优化”正成为新的核心竞争力，而先进封装技术，正是实现系统级协同优化的关键载体。
随着博通3.5D XDSiP技术的商业化落地，以及全球各大半导体巨头的持续发力，先进封装技术正迎来快速发展期，有望推动AI算力架构实现一次维度跃迁。未来，在先进封装技术的支撑下，万亿参数大模型的落地将更加顺畅，AI技术将在更多高端领域实现规模化应用，而后摩尔时代的半导体产业，也将在封装技术的创新驱动下，开启全新的发展征程。
